PCB 原理图设计与 Layout 实战

本章把原理图设计和 PCB Layout 放在一起讲，因为它们不是两个独立步骤，而是一个反复迭代的整体——原理图决定"电路怎么连"，Layout 决定"信号怎么走、电源怎么供、噪声怎么控"。原理图里一个电容放错位置、一根差分对没命名好，到了 Layout 阶段就会变成布线绕路、阻抗不连续、EMC 不过等问题。

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一、整体设计流程：原理图 → Layout → 回头改

需求分析 → 器件选型 → 原理图设计 → 网表导入PCB → 叠层设计
    → 器件布局 → 关键信号布线 → 电源/地处理 → 普通信号布线
    → DRC检查 → 试生产 → 测试反馈 → 回头修改原理图/Layout

🔑 原理图和 Layout 不是"画完原理图就交差"的关系。有经验的工程师画原理图时脑子里已经在 Layout 了：这个去耦电容要放芯片引脚旁边，那对差分对要等长，这个电源回路面积要小。反过来，Layout 时发现地分割不干净、电源平面被信号割碎，也要回头改原理图的地划分和星型连接。

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二、原理图设计基础

2.1 原理图的核心作用

原理图不是"画给别人看的电路图"，它有三个实际作用：

1. 网表（Netlist）源头：原理图里每个引脚连到哪根网络，决定了 PCB 上每根走线的起点和终点；
2. 器件清单（BOM）来源：每个器件的型号、封装、位号从原理图导出；
3. 调试与维修依据：板子焊出来后，对着原理图查信号、量电压、找断点。

2.2 原理图设计规范

2.3 原理图阶段就要想好的 PCB 问题（关键！）

这是原理图和 Layout 结合的核心——很多问题在原理图阶段就决定了，等到 Layout 再改就很被动：

2.4 去耦电容：原理图怎么画，Layout 怎么放

这是原理图和 Layout 结合最典型的例子。

原理图画法：

VCC_3V3 ──┬── C1 (0.1µF) ── GND    ← 紧贴 MCU 的 VDD 引脚
          ├── C2 (10µF)  ── GND    ← 电源入口大电容
          └── MCU_VDD

Layout 对应：

• 0.1µF 小电容必须放在 MCU 引脚 2mm 以内，先过电容再到芯片引脚——电容到引脚的回路面积要最小；
• 10µF 大电容放在电源入口处，负责储能；
• 原理图上 C1 画在 MCU 旁边而不是放在角落，就是给 Layout 看的"位置提示"。

⚠️ 最常见的错误：原理图上去耦电容离芯片十万八千里，Layout 时布完线才发现电容到引脚走了 5cm——这等于没加去耦，高频噪声全部从电源进去。原理图阶段就要按"Layout 友好"的方式摆放器件位置。

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三、PCB Layout 基础

3.1 叠层设计（Layer Stackup）

叠层决定了信号参考什么平面、电源怎么走、EMI 大不大。常见叠层方案：

🔑 4 层板的黄金叠层：Top 走线、第二层完整 GND、第三层完整 PWR、Bottom 走线。这样每根 Top 信号都有完整地平面做参考，回流路径最短，EMI 最小。

⚠️ 不要把 4 层板布成 Top/GND/Bottom/PWR——那样 Bottom 信号参考 PWR 平面，回流要从 PWR 过电容到 GND，环路面积大，EMI 差。

2 层板的补救措施（没有完整地平面时）：

• Bottom 尽量布成地，不要随便走信号线割断地；
• 关键信号 Top 走完后，Bottom 对应区域铺地铜；
• 每个 IC 的地引脚旁边打过孔到地铜。

3.2 器件布局（Placement）

布局是 Layout 成功的 70%。原则：

1. 接口器件靠边放：USB、RS232、网口、电源接口放在板边，方便插拔，ESD/TVS 紧挨着它们；
2. 核心芯片居中：MCU/FPGA 放在板子中央，周围留给去耦电容和外围电路；
3. 电源模块独立分区：DC-DC 的电感、输入输出电容、续流二极管围成一个紧凑区域，开关节点（SW）面积要小——这是最大的辐射源；
4. 晶振靠近 MCU：晶振和负载电容紧贴 MCU 的 OSC 引脚，下方不要走信号线；
5. 发热器件分散：LDO、DC-DC、功率电阻分散开，不要挤在一起，必要时加散热铜皮；
6. 按信号流向布局：输入 → 处理 → 输出，不要东一块西一块，否则线绕来绕去。

💡 布局自检：画完布局后，闭上眼睛想一遍信号从连接器进来 → 经过保护器件 → 到主芯片 → 出去，路径是不是最短、最顺？如果绕了大弯，就重新摆。

3.3 布线规则（Routing Rules）

线宽

线宽载流经验值（1oz 铜，10℃ 温升）：10mil ≈ 0.5A，20mil ≈ 1A，50mil ≈ 2A。大电流路径要算压降：ΔV = I × R = I × (ρ × L / (w × t))。

间距

过孔（Via）

• 信号过孔：外径 0.6mm / 内径 0.3mm 是常规选择；
• 电源过孔：大电流时多打几个过孔并联；
• 信号换层时必须打回流地过孔：高速信号从 Top 换到 Inner Layer 时，旁边打一个 GND 过孔，给回流电流返回参考平面的路径。

3.4 电源和地处理

地平面

• 完整地平面是 EMC 最好的朋友：信号下面有完整地平面，回流就在信号正下方，环路面积最小，辐射最小；
• 不要在地上走信号线：哪怕不得已也要少走，走了就割断了回流路径；
• 地分割：只有模拟地和数字地确实需要隔离时才分割（如高精度 ADC），且在芯片下方用 0Ω 电阻/磁珠单点桥接。普通数字板不要随便分割地。

电源平面

• 电源平面可以被信号分割，但分割后要注意跨分割的信号回流；
• 多种电压时，电源平面分区域铺铜（Cu Pour），不要用细线代替电源平面；
• DC-DC 的输入电容到芯片引脚到电感到输出电容，这个功率回路要短而宽——回路面积最小化是抑制开关噪声的关键。

3.5 差分对布线

🔑 等长不是"走得一样长"，而是"对内偏差在容差内"。差分对要平行紧耦合走线，不要互相分开走；需要绕线时在短的那根上做"蛇形绕线"（serpentine），但绕线弧度要自然，不要直角。

3.6 关键信号的 Layout 要点

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四、原理图与 Layout 的协同（重点）

4.1 从原理图到 PCB 的数据传递

原理图（.SchDoc） ──→ 网表（Netlist） ──→ PCB（.PcbDoc）
     │                                      │
     └── 器件封装（Footprint）指定 ──────────┘

• 原理图上每个器件必须指定正确的封装（如 0402、0603、SOT-23、LQFP-48）；
• 网表自动把"谁连谁"传到 PCB，不需要手动连线；
• 改了原理图要重新同步网表（Update PCB），改了 PCB 的线不会自动改回原理图。

4.2 原理图阶段要为 Layout 做的准备

4.3 Layout 阶段反馈到原理图的修改

Layout 不是被动执行原理图，经常需要回头改原理图：

4.4 一个完整例子：STM32 最小系统

原理图阶段：

• MCU 每个 VDD 旁画 0.1µF 去耦电容
• 8MHz 晶振 + 两个负载电容（20pF）画在 OSC_IN/OUT 旁边
• 复位 RC 电路（10k + 100nF）画在 NRST 旁边
• BOOT0 加 10k 下拉
• SWD 4 引脚排针
• VBAT 接纽扣电池 + 0.1µF 去耦
• VDDA 接磁珠 + 100nF + 10nF 去耦（模拟电源滤波）

Layout 对应：

• 0.1µF 电容紧贴每个 VDD 引脚（<2mm），地过孔紧挨电容焊盘
• 晶振放在 MCU OSC 引脚旁，走线 <5mm，晶振下方不走线、包地
• 复位电路远离晶振和 DC-DC
• SWD 排针放板边
• VDDA 的磁珠和电容形成模拟电源滤波，模拟地和数字地在 MCU 下方单点连接
• 所有地过孔打在电容旁边，不要让回流绕远路

🔑 你看——原理图上每个元件的位置和连接，到了 PCB 上都有对应的物理布局要求。画原理图时脑子里要装着 Layout。

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五、设计检查清单

原理图检查（画完原理图后逐项过）

• 每个芯片的每个电源引脚都有去耦电容
• 去耦电容容值对（小芯片 0.1µF，电源入口 10µF）
• 差分对信号命名规范（带 P/N 后缀）
• 电源网络按电压分名
• 未用引脚有上下拉或标注 NC
• ESD/TVS 放在连接器和芯片之间
• 晶振负载电容值算过（CL = C1//C2 + Cparasitic）
• BOOT/启动配置引脚有正确上下拉
• BOM 里每个器件有封装
• 电源入口有反接保护（如需要）

PCB Layout 检查（布线完成后逐项过）

• 关键去耦电容紧贴芯片电源引脚
• 晶振走线短、包地、下方无走线
• 差分对内等长、阻抗控制
• 大电流走线宽度够（算过压降）
• 地平面完整，没有被信号线割碎
• DC-DC 开关节点面积最小
• ESD/TVS 靠近板边接口
• 接口器件靠边放
• 信号换层有地回流过孔
• 模拟信号和数字信号分区
• DRC（设计规则检查）零错误
• 所有器件位号在丝印层清晰可见

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六、常见坑总结

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最后更新：2026-09-28